3D-Packaging ermöglicht das Stapeln mehrerer Chips, die miteinander kommunizieren, und ist Teil der 3D-Integration durch horizontale und vertikale Verbindungen.

Diese Methode bietet eine kompaktere Möglichkeit, die Leistung eines Chips weiter zu verbessern und gleichzeitig Kosten und Stromverbrauch zu senken. Die folgenden Methoden werden in der Fertigung eingesetzt, mit unterschiedlichen Vor- und Nachteilen:

PacTechs 3.5D ® -Packaging-Technologie erweitert die Grenzen des konventionellen 3D-Packagings durch Hinzufügen einer weiteren Anbindungsrichtung. Dieser bahnbrechende Ansatz eröffnet beispiellose Möglichkeiten zur Neudefinition fortschrittlicher Packaging-Architekturen für Hochgeschwindigkeits- und Hochleistungsanwendungen der nächsten Generation.

Die patentierte 3.5D ® -Technologie ermöglicht die nahtlose vertikale Integration zusätzlicher Chips oder Halbleiterkomponenten an einen bestehenden 3D-Chip-Stack, sodass Funktionsebenen direkt miteinander kommunizieren können. Durch die drastische Verkürzung von Signalpfaden und Minimierung der Interconnect-Längen liefert die 3.5D ® -Architektur einen erheblichen Leistungszuwachs.

Gleichzeitig baut die Technologie auf bewährten Verbindungsmethoden auf: Die zu den Chipkanten geführten Stützkontakte basieren weiterhin auf konventionellen Lötbumpen oder Kupferpfeilern.

Für weitere detailliert Informationen zu PacTechs 3.5D ® -Technologie und der laserassistierten vertikalen Bonding-Performance verweisen wir auf die Publikationen „Vertical Laser Assisted Bonding for Advanced ‘3.5D®’ Chip Packaging“ und „Study of Solder Interconnect Configurations & Performance of Vertical Laser Assisted Assembled ‘3.5D®’ Packages“.