3D 패키지 설비 — 칩/다이 온 웨이퍼 본딩

3D 패키징을 통해 수평/수직 형상으로 연결되어 있는 3D구조의 칩 패키지를 제작할 수 있습니다. 회로적으로 연결되어 서로 통신하는 다수 칩의 적층 역시 가능합니다.

이러한 방법으로 칩의 성능은 향상시키면서, 제작 비용과 칩의 소비 전력은 줄일 수 있는 컴팩트한 솔루션을 제공합니다. 각각 장단점을 가진 다양한 종류의 조합들에 사용 가능합니다.

다이 투 다이 (Die-to-Die)
다이 투 웨이퍼 (Die-to-Wafer)
웨이퍼 투 웨이퍼 (Wafer-to-Wafer)

웨이퍼 상 다이/칩 상호연결용 3.5D ^® 패키징 장비

PacTech의 3.5D ^® 패키징 기술은 완전히 새로운 차원을 추가하여 기존 3D 패키징의 한계를 확장합니다. 이 혁신적인 접근 방식은 차세대 고속·고성능 애플리케이션을 위한 첨단 패키징 아키텍처를 재정의할 수 있는 전례 없는 기회를 제공합니다.

특허 받은 3.5D ^® 기술은 기존 3D 칩 스택 위에 추가 칩 또는 반도체 부품을 원활하게 수직 통합할 수 있게 하여 기능 레이어 간 직접 통신을 가능하게 합니다. 신호 경로를 획기적으로 단축하고 인터커넥트 길이를 최소화함으로써 3.5D ^® 아키텍처는 상당한 성능 향상을 제공합니다. 그 결과 우수한 신호 무결성, 낮은 지연 시간, 향상된 전력 효율을 제공하여 AI, HPC, 데이터 센터 및 고주파 애플리케이션에 이상적입니다.

동시에 이 기술은 검증된 상호연결 방식을 기반으로 합니다. 칩 가장자리로 라우팅된 지지 접점은 기존 솔더 범프 또는 구리 필러를 계속 사용하여 혁신적인 성능과 산업적 신뢰성을 동시에 제공합니다.

PacTech의 3.5D ^® 기술과 레이저 보조 수직 본딩 성능에 대한 상세한 기술 연구는 “Vertical Laser Assisted Bonding for Advanced ‘3.5D ^®’ Chip Packaging” 및 “Study of Solder Interconnect Configurations & Performance of Vertical Laser Assisted Assembled ‘3.5D ^®’ Packages” 논문을 참조하시기 바랍니다.